电子系统集成设计技术是一个不断发展的学科领域。《电子系统集成设计导论》借鉴国外*新教材和相关研究成果文献资料，从电路与系统的角度深入介绍电子系统集成设计技术。
《电子系统集成设计导论》首先对电子系统集成设计技术进展加以概述；进而介绍IC制造与测试、ASIC晶体管级电路及版图设计、数字电路设计技术和可编程芯片设计开发；接下来深入论述硬件系统设计**语言的应用，包括VHDL和VerilogHDL的设计技术；*后讨论有关ASIC/SOC系统设计的各种技术专题。
《电子系统集成设计导论》涉及电子系统集成设计的相关领域，可以作为电子信息工程、通信工程、计算机科学与技术、测控技术与仪器、自动化、电路与系统等学科学习电子设计技术的高年级本科生、研究生教材和工程技术人员的自学参考书。

本书是在2002年出版的普通高等教育“十五”**级规划教材《电子系统集成设计技术》的基础上，经过六年教学和科研实践后修编而成。对于电子信息类本科生和研究生而言，为其在有限的学时内编写出一本好的教材难度很大，**挑战性。由于以计算机的普及与发展为代表，电子信息类的相关知识更新速度太快，故本书在编写时特别注重底层基础和共性的关键技术。电子系统集成设计技术是一个正在不断发展完���的学科领域。目前45nm、32nm、
22nm的集成电路制造工艺技术正在逐渐成熟，IT产业正在进入纳电子时代；金属铪栅经历了否定之否定，又开始试图取代硅栅；单芯片晶体管数目达到17亿个；主流CMOS工艺的芯片可以工作在5～10GHz……总之，高速度、高密度的系统集成芯片已是水到渠成。这样，有些理论和技术问题更加突出。例如，本书中对原有信号完整性内容的扩充，就反映了*近几年高速度、高密度的设计发展趋势。
本书借鉴国内外同类文献资料，吸纳参考文献中多所知名高校*新的教材和专著，将相关科研教学成果糅为一个整体进行规划、编写。以西安电子科技大学的教学实施为例，本书的课程总时数为46学时左右。授课内容可以进行适当的取舍和添加，另外还需要安排一定的设计练习。
本书第1章概述电子系统集成设计技术；第2章介绍相关的IC版图设计、制造工艺和测试技术等；第3章讨论ASIC晶体管级电路及版图设计技术；第4章阐述包括功能单元在内的电路级设计技术；第5章简介FPGA芯片的有关内容；第6章论述VHDL语言的设计技术；第7章论述VerilogHDL语言的设计技术；第8章探讨ASIC/SOC系统设计中各种前沿技术专题。这里，特别需要说明的是，基于多方面的考虑，本书中相关元器件的电路符号及表示代号采用了国外流行的表示方法，敬请广大读者谅解。
为了突出设计技术本身的固有内容，本书未将EDA软件应用的内容安排进来。另外，由于在设计系统硬件电路时，编写**设计语言代码常常需要迅速查阅各种语法规定，本书附录1、附录2采用巴科斯范式(BNF)给出了*新的**设计语言IEEE-1076-2002-VHDL和IEEE-1364-2005-VerilogHDL标准句法汇总。
本书由西安电子科技大学李玉山教授担任主编并编写第1、4～8章及附录；来新泉教授编写第2、3章。
本书写作过程得到了**自然科学基金(No.60672027)、教育部博士点基金(No.20050701002)的资助。西安电子科技大学电路与系统等****学科教师和研究生通力合作，使得本书顺利与读者见面。参与本书编写以及为编写提供帮助的部分老师和博士生有杨刚、戴国定、李先锐、曹玉、刘洋、初秀琴、张弘、张木水、许东来、董巧玲等，在此一并致谢！在本书出版过程中，得到了西安电子科技大学研究生院和西安电子科技大学出版社的大力支持和帮助，在此表示衷心的感谢！
真诚希望得到国内同行和读者的指正。

第1章电子系统集成设计概论
1.1数字系统和VLSI设计
1.1.1数字系统集成的形式和定位
1.1.2数字系统集成的设计活动
1.1.3系统集成的相关专题
1.1.4系统集成的发展背景
1.2ASIC/SOC设计、制造与服务
1.2.1设计过程点评
1.2.2VLSICMOS工艺
1.2.3MOSIS设计投片服务
1.2.4ASIC/SOC学术交流
1.2.5相关课程设置
1.3基于EDA的系统/芯片设计技术
1.3.1计算机辅助技术(CAX)
1.3.2EDA引发电子设计革命
1.3.3计算机版图设计
1.3.4计算机辅助分析
1.3.5电子设计简化流程
1.3.6电子设计标准化
1.3.7电子设计特点
1.3.8电子设计功能的分解
课程设计习题

第2章IC版图、制造与测试
2.1IC工艺牵动设计
2.1.1VLSI工艺回顾
2.1.2制造影响设计
2.2MOS晶体管与连线
2.2.1MOS晶体管结构
2.2.2CMOS结构
2.2.3连线和连接孔
2.3线路、版图与掩模
2.3.1IC版图对应于电子线路
2.3.2设计制造的纽带--掩模
2.4VLSI加工流程
2.4.1IC制造工序
2.4.2双阱与不同工艺
2.4.3CMOS工艺流程
2.4.4BiCMOS工艺
2.5IC测试与故障
2.5.1IC测试概述
2.5.2故障模型与模拟
2.5.3面向测试的设计
2.5.4自动测试模板的生成
课程设计习题

第3章ASIC晶体管级电路及版图设计
3.1CMOS反相器
3.1.1反相器静态特性
3.1.2反相器动态特性
3.1.3反相器功耗和速度
3.1.4BiCMOS反相器
3.2存储器和I/O电路
3.2.1存储器
3.2.2I/O电路
3.3数模混合ASIC概略
3.3.1模拟ASIC要素
3.3.2模拟标准单元
3.3.3模拟信号处理
3.4ASIC半定制技术
3.4.1ASIC设计形态
3.4.2门阵列设计技术
3.4.3基于标准单元库的设计
3.4.4SOC平台式设计
3.5平面规划与布局布线
3.5.1平面规划
3.5.2布局
3.5.3布线
3.6IC版图设计与电气规则
3.6.1TannerTools设计流程举例
3.6.2设计规则检查
3.6.3λ和SCMOS设计规则
3.6.4电气规则检查
3.7IC版图格式
3.7.1CIF格式基本命令
3.7.2GDSⅡ格式
3.7.3PG格式
3.7.4OASIS格式
课程设计习题

第4章数字电路设计技术
4.1CMOS门电路
4.1.1逻辑功能函数
4.1.2静态逻辑CMOS门
4.1.3单级门及网络延迟
4.2时序与时序电路
4.2.1组合电路与时序电路
4.2.2电路中的时序
4.2.3电路时序分析
4.2.4同步与异步电路
4.3时序电路设计
4.3.1记忆单元
4.3.2基本整形电路
4.3.3时序网络结构和时钟规则
4.3.4状态机分析与设计
4.4算术逻辑构件设计
4.4.1引言
4.4.2组合桶形移位器
4.4.3加法器
4.4.4广义加法器
4.4.5减法器与数值比较器
4.4.6乘法器
4.4.7数据通路版图设计
4.5分析、仿真与验证
4.5.1分析
4.5.2仿真
4.5.3验证
4.6设计综合与优化
4.6.1概述
4.6.2系统综合
4.6.3逻辑综合
4.6.4电路综合
4.6.5综合中的优化约束
4.7EDIF格式
4.7.1EDIF标准版本与用途
4.7.2EDIF文件结构
4.7.3EDIF电路网表文件
4.7.4EDIF电原理图文件及其转换
课程设计习题

第5章可编程芯片设计开发
5.1可编程芯片概述
5.1.1各种FPGA简介
5.1.2片内硬连接编程技术
5.1.3I/O单元
5.1.4FPGA的系列举例
5.2一般FPGA的内部结构
5.2.1内部结构示例
5.2.2FPGA内部单元编程机制
5.2.3FPGA单元间互连线编程机制
5.3FPGA和CPLD进展述评
5.3.1AlteraCPLD进展
5.3.2XilinxFPGA进展
课程设计习题

第6章VHDL系统设计语言
6.1VHDL语言设计概述
6.1.1简介
6.1.2设计单元和库
6.1.3表现手法
6.1.4VHDL开发环境
6.2VHDL可编译源设计单元
6.2.1库
6.2.2集合包
6.2.3实体号
6.2.4构造体
6.2.5配置说明
6.2.6课程设计与练习
6.3VHDL语言基础知识
6.3.1标量类型数据
6.3.2复合类型数据
6.3.3客体
6.3.4操作符与表达式
6.3.5预定义属性
6.3.6课程设计与练习
6.4时序语句与行为描述
6.4.1进程语句及其特点
6.4.2进程中的说明部分
6.4.3时序语句
6.4.4子程序
6.4.5课程设计与练习
6.5信号与信号赋值
6.5.1网表结构性信号
6.5.2进程通信信号
6.5.3进程及端口中信号的说明
6.5.4同步点上的模拟循环
6.5.5进程的挂起与激活
6.5.6信号赋值及延迟
6.5.7信号的延迟模型
6.5.8决断函数
6.5.9课程设计与练习
6.6并发行为性语句与数据流描述
6.6.1一般并发信号赋值
6.6.2并发条件信号赋值
6.6.3并发选择信号赋值
6.6.4并发过程调用
6.6.5块语句
6.6.6思考题
6.7元件层次与结构描述
6.7.1元件实例生成和层次结构
6.7.2产生语句
6.7.3配置
6.7.4类属
6.7.5VHDL综合
6.7.6课程设计与练习
6.8VHDL设计举例
6.8.1例一：交通红绿灯控制器
6.8.2例二：四选一开关
6.8.3例三：类属应用
6.8.4课程设计与练习
6.9课程设计复习
6.9.1电路设计测验一
6.9.2电路设计测验二
6.9.3电路设计测验三
6.9.4课程设计与练习

第7章VerilogHDL系统设计语言
7.1VerilogHDL概要
7.1.1VerilogHDL的特点
7.1.2VerilogHDL模块
7.1.3VerilogHDL设计简例
7.2VerilogHDL基础知识
7.2.1数据及类型
7.2.2表达式中的操作符
7.3逻辑门及延迟模型
7.3.1内建门与开关基元
7.3.2用户定义基元--UDP
7.3.3线网延迟和门延迟
7.4数据流风格描述
7.5行为风格描述
7.5.1构件过程、子程序与块语句
7.5.2行为风格中的赋值语句
7.5.3过程内语句中的时序控制
7.5.4行为风格中的程序控制语句
7.5.5行为风格设计举例
7.6结构风格描述
7.6.1结构实例生成
7.6.2层次化设计
7.6.3参数重置语句
7.7编译仿真辅助技术
7.7.1编译预处理宏命令
7.7.2仿真交互技术--系统任务和函数
7.8VerilogHDL调试与测试
7.8.1标量与矢量的区别
7.8.2时钟变量与参数映射
7.8.3程序及测**激励变量
7.8.4调**模板向量文件的读写
7.9VerilogHDL与VHDL的对比
7.10课程设计练习
7.10.1仿真工具ModelSim
7.10.2设计举例
7.11VerilogHDL扩展与支撑技术
7.11.1编程接口
7.11.2基于开关基元的建模
7.11.3综合
7.11.4验证

第8章ASIC/SOC系统设计技术专题
8.1时序设计
8.1.1同步系统的时钟错位
8.1.2自时序异步电路
8.2系统与电路结构设计
8.2.1逻辑与物理结构
8.2.2系统结构设计中的调度与分配
8.2.3数据通路
8.2.4寄存器转移结构
8.3处理器并行算法与结构
8.3.1引言
8.3.2SIMD结构
8.3.3MISD--流水线
8.3.4MIMD--Systolic结构
8.4芯片内外互连技术与信号完整性
8.4.1高速互连及信号完整性问题
8.4.2线电容与串扰分析
8.4.3电阻损耗与电迁徙
8.4.4电感与I/O设计
8.4.5封装互连
8.5芯片功耗与低功耗设计
8.5.1引言
8.5.2开关电流
8.5.3短路电流
8.5.4亚阈值电流和漏电流
8.6可测性设计与可靠性分析
8.6.1可测性设计
8.6.2可靠性分析
8.7ASIC/SOC设计方法学
8.7.1设计方法学要点
8.7.2IBM设计方法学举例
8.7.3课程述评
8.7.4系统设计习题

附录1IEEE-1076-2002-VHDL标准句法汇总
附录2IEEE-1364-2005-VerilogHDL标准句法汇总
主要参考文献
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