本书从用户的角度全面阐述了Verilog HDL语言的重要细节和基本设计方法,并详细介绍了Verilog 2001版的主要改进部分。本书**关注如何应用Verilog语言进行数字电路和系统的设计和验证,而不仅仅讲解语法。全书从基本概念讲起,并逐渐过渡到编程语言接口以及逻辑综合等**主题。书中的内容全部符合Verilog HDL IEEE 1364-2001标准。
本书适合电子、计算机、自动控制等专业的学习数字电路设计的大学本科高年级学生阅读,也适合数字系统设计工程师和已具有多年Verilog设计工作经验的**工程师参考。

**部分 Verilog 基础知识
第2章 层次建模的概念
在详细地讨论Veril09语言之前,我们首先需要理解数字电路设计中基本的层次建模概念。只有掌握了正确的设计方法学,才能使用Verilog HDL进行**的设计。在本章中,我们对典型的设计方法学进行讨论,并说明如何在Veril09设计中体现这些概念。数字电路的仿真由多个部分组成,下面我们对这些组成部分及其相互之间的关系进行讨论。
学习目标
·理解数字电路设计中的自底向上和自顶向下设计方法。
·解释Veril09中模块和模块实例之间的区别。
·学习从4种不同的抽象角度来描述同一个模块。
·解释数字电路仿真中的各个组成部分,定义激励块和功能块,说明两种使用激励进行仿真的方法。
2.1设计方法学
数字电路设计中有两种基本的设计方法:自底向上和自顶向下设计方法。在自顶向下设计方法中,我们首先定义顶层功能块,进而分析需要哪些构成顶层模块的必要的子模块;然后进一步对各个子模块进行分解,直到达到无法进一步分解的底层功能块。图2.1显示了这种方法的设计过程。
图2.1 自顶向下设计方法学
在自底向上设计方法中,我们首先对现有的功能块进行分析,然后使用这些模块来搭建规模大一些的功能块,如此继续直至顶层模块。图2.2显示了这种方法的设计过程。
在典型的设计中,这两种方法是混合使用的。设计人员首先根据电路的体系结构定义顶层模块。逻辑设计者确定如何根据功能将整个设计划分为子模块;与此同时,电路设计者对底层功能块电路进行优化设计,并进一步使用这些底层模块来搭建其高层模块。两者的工作按相反的方向独立地进行,直至在某一中间点会合。这时,电路设计者已经使用开关级原语创建了一个底层功能块库,而逻辑设计者也通过使用自顶向下的方法将整个设计分解为由库单元构成的结构描述。
……

**部分 Verilog 基础知识
第1章 Verilog HDL数字设计综述
1.1 数字电路CAD技术的发展历史
1.2 硬件描述语言的出现
1.3 典型设计流程
1.4 硬件描述语言的意义
1.5 Verilog HDL的优点
1.6 硬件描述语言的发展趋势
第2章 层次建模的概念
2.1 设计方法学
2.2 四位脉动进位计数器
2.3 模块
2.4 模块实例
2.5 逻辑仿真的构成
2.6 举例
2.7 小结
2.8 习题
第3章 基本概念
3.1 词法约定
3.2 数据类型
3.3 系统任务和编译指令
3.4 小结
3.5 习题
第4章 模块和端口
4.1 模块
4.2 端口
4.3 层次命名
4.4 小结
4.5 习题
第5章 门级建模
5.1 门的类型
5.2 门延迟
5.3 小结
5.4 习题
第6章 数据流建模
6.1 连续赋值语句
6.2 延迟
6.3 表达式、操作符和操作数
6.4 操作符类型
6.5 举例
6.6 小结
6.7 习题
第7章 行为级建模
7.1 结构化过程语句
7.2 过程赋值语句
7.3 时序控制
7.4 条件语句
7.5 多路分支语句
7.6 循环语句
7.7 顺序块和并行块
7.8 生成块
7.9 举例
7.10 小结
7.11 习题
第8章 任务和函数
8.1 任务和函数的区别
8.2 任务
8.3 函数
8.4 小结
8.5 习题
第9章 实用建模技术
9.1 过程连续赋值
9.2 改写参数
9.3 条件编译和执行
9.4 时间尺度
……
第二部分 Verilog**主题
第三部分 附录
参考文献
译者后记