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本书结合作者严谨的学术风范与丰富的实践背景,讲述了插件板级和VLSI系统中的数字设计基本原理和实践需求,提供了广泛的逻辑设计实践,给出了大量实际应用,并配有丰富的练习题。全书共分9章,主要内容包括:数字设计介绍,数制和编码,数字电路,组合逻辑设计原理和实践,硬件描述语言(HDL),时序逻辑设计原理和实践,存储器、CPLD和FPGA。
本书条理清晰、简明易懂,可作为电气工程、计算机工程或计算机科学专业数字逻辑设计课程的教材,同时也可作为数字设计者的参考书。

译者序译者简介前言.第1章引言11.1关于数字设计11.2模拟与数字21.3数字器件41.4数字设计的电子技术51.5数字设计的软件技术61.6集成电路81.7可编程逻辑器件101.8专用集成电路111.9印制电路板121.10数字设计层次121.11游戏名字151.12继续学习15训练题16第2章数制和编码172.1按位计数制172.2八进制和十六进制182.3常用按位计数制的转换202.4非十进制数的加法和减法212.5负数的表示232.5.1符号-数值表示法232.5.2补码数制242.5.3基数补码表示法242.5.4二进制补码表示法25*2.5.5基数减1补码表示法26*2.5.6二进制反码表示法26*2.5.7余码表示法272.6二进制补码的加法和减法272.6.1加法规则272.6.2图示法282.6.3溢出282.6.4减法规则292.6.5二进制补码与无符号二进制数29*2.7二进制反码加法和减法30*2.8二进制乘法31*2.9二进制除法322.10十进制数的二进制编码332.11格雷码35*2.12字符编码362.13动作.条件和状态的编码37*2.14n维体与距离39*2.15检错码和纠错码402.15.1检错码402.15.2纠错码与多重检错码412.15.3汉明码432.15.4循环冗余校验码442.15.5二维码452.15.6校验和码462.15.7n中取m码462.16用于串行数据传输与存储的编码472.16.1并行/串行数据47*2.16.2串行线路编码47参考资料50训练题51练习题52第3章数字电路543.1逻辑信号与门电路543.2逻辑系列583.3CMOS逻辑593.3.1CMOS逻辑电平593.3.2MOS晶体管593.3.3基本的CMOS反相器电路603.3.4CMOS“与非”门和“或非”门623.3.5扇入633.3.6非反相门643.3.7CMOS“与或非”门和“或与非”门653.4CMOS电路的电气特性663.4.1概述673.4.2数据表和规格说明683.5CMOS稳态电气特性693.5.1逻辑电平和噪声容限703.5.2带电阻性负载的电路特性713.5.3非理想输入时的电路特性753.5.4扇出763.5.5负载效应773.5.6不用的输入端773.5.7如何毁坏CMOS器件783.6CMOS动态电气特性793.6.1转换时间793.6.2传播延迟833.6.3功率损耗843.6.4电流尖峰与去耦电容器853.6.5电感效应853.6.6同时切换与地电平弹跳873.7其他CMOS输入和输出结构893.7.1传输门893.7.2施密特触发器输入893.7.3三态输出91*3.7.4漏极开路输出92*3.7.5驱动发光二极管93*3.7.6多源总线94*3.7.7线连逻辑95*3.7.8上拉电阻953.8CMOS逻辑系列973.8.1HC和HCT983.8.2AHC和AHCT983.8.3HC.HCT.AHC和AHCT的电气特性99*3.8.4AC和ACT102*3.8.5FCT和FCT-T103*3.8.6FCT-T的电气特性103*3.9低电压CMOS逻辑和接口1043.9.13.3VLVTTL和LVCMOS逻辑1043.9.25V容许输入1053.9.35V容许输出1063.9.4TTL/LVTTL接口小结1073.9.5比3.3V低的逻辑电平107*3.10双极逻辑1083.10.1二极管逻辑1083.10.2双极结型晶体管1093.10.3晶体管-晶体管逻辑1113.10.4TTL逻辑电平和噪声容限1143.10.5TTL扇出1143.10.6TTL系列1153.10.7一个TTL数据表1163.10.8CMOS/TTL接口1173.10.9发射极耦合逻辑118参考资料120训练题121练习题124第4章组合逻辑设计原理1274.1开关代数1284.1.1公理1284.1.2单变量定理1304.1.3二变量定理和三变量定理1304.1.4n变量定理1314.1.5对偶性1334.1.6逻辑函数的标准表示法1354.2组合电路分析1384.3组合电路的综合1414.3.1电路描述与设计1424.3.2电路处理1444.3.3组合电路*小化1454.3.4卡诺图1474.3.5*小化“积之和”表达式1484.3.6其他*小化问题1544.3.7程序化的*小化方法154*4.4定时冒险1554.4.1静态冒险1564.4.2利用卡诺图发现静态冒险1574.4.3动态冒险1584.4.4设计无冒险电路158参考资料159训练题160练习题161第5章硬件描述语言1655.1基于HDL的数字设计1665.1.1为什么用HDL1665.1.2HDL工具组1665.1.3基于HDL的设计流程1675.2ABEL硬件描述语言1695.2.1ABEL程序结构1705.2.2ABEL编译器操作1715.2.3when语句和等式块1725.2.4真值表1745.2.5范围.集合和关系1755.2.6测试向量1765.2.7ABEL的其他特点1785.3VHDL硬件描述语言1785.3.1程序结构1785.3.2类型.常量和数组1815.3.3函数和过程1845.3.4库和包1875.3.5结构形式的设计元素1885.3.6数据流形式的设计元素1915.3.7行为形式的设计元素1935.3.8时间尺度1975.3.9模拟..1985.3.10测试平台1995.3.11时序逻辑设计的VHDL特性2015.3.12综合2015.4Verilog硬件描述语言2015.4.1程序结构2025.4.2逻辑系统.网格.变量和常量2055.4.3向量和操作符2085.4.4数组2105.4.5逻辑操作符和表达式2115.4.6编译器指令2125.4.7结构形式的设计元素2135.4.8数据流形式的设计元素2165.4.9行为形式的设计元素(过程代码)2175.4.10函数和任务2285.4.11时间尺度2305.4.12模拟2305.4.13测试平台2315.4.14时序逻辑设计的Verilog特性2335.4.15综合233参考资料234训练题235练习题235第6章组合逻辑设计实践2386.1文档标准2396.1.1方框图2406.1.2门的符号2416.1.3信号名和有效电平2426.1.4引脚的有效电平2436.1.5“圈到圈”逻辑设计2456.1.6HDL程序中的信号命名2476.1.7绘制布局图2486.1.8总线2506.1.9附带的图示信息2516.2电路定时2536.2.1定时图2536.2.2传播延迟2546.2.3定时规格说明2556.2.4定时分析2576.2.5定时分析工具2586.3组合型PLD2586.3.1可编程逻辑阵列2586.3.2可编程阵列逻辑器件2606.3.3通用阵列逻辑器件2636.3.4复杂型可编程逻辑器件264*6.3.5CMOS型PLD电路265*6.3.6器件编程与测试2676.4译码器2686.4.1二进制译码器2686.4.2大规模元件的逻辑符号2696.4.33-8译码器74x1382706.4.4级联二进制译码器2736.4.5用ABEL和PLD实现译码器2746.4.6用VHDL实现译码器2796.4.7用Verilog实现译码器283*6.4.8七段译码器2866.5编码器2876.5.1优先级编码器2886.5.2优先级编码器74x1482896.5.3用ABEL和PLD实现编码器2916.5.4用VHDL实现编码器2936.5.5用Verilog实现编码器2936.6三态器件2946.6.1三态缓冲器2946.6.2标准MSI三态缓冲器2966.6.3用ABEL和PLD实现三态输出299*6.6.4用VHDL实现三态输出302*6.6.5用Verilog实现三态输出3046.7多路复用器3056.7.1标准MSI多路复用器3066.7.2扩展多路复用器3086.7.3多路复用器.多路分配器和总线3106.7.4用ABEL和PLD实现多路复用器3126.7.5用VHDL实现多路复用器3146.7.6用Verilog实现多路复用器3166.8“异或”门和奇偶校验电路3176.8.1“异或”门和“异或非”门3176.8.2奇偶校验电路3186.8.39位奇偶校验发生器74x2803196.8.4奇偶校验的应用3196.8.5用ABEL和PLD实现“异或”门和奇偶校验电路3216.8.6用VHDL实现“异或”门和奇偶校验电路3216.8.7用Verilog实现“异或”门和奇偶校验电路3236.9比较器3256.9.1比较器结构3256.9.2迭代电路3266.9.3迭代比较器电路3276.9.4标准MSI大小比较器3276.9.5用HDL实现比较器3306.9.6用ABEL和PLD实现比较器3316.9.7用VHDL实现比较器3316.9.8用Verilog实现比较器333*6.10加法器.减法器和ALU3376.10.1半加器和全加器3376.10.2串行进位加法器3376.10.3减法器3386.10.4先行进位加法器3396.10.5MSI加法器3416.10.6MSI算术逻辑单元3436.10.7组间先行进位3456.10.8用ABEL和PLD实现加法器3466.10.9用VHDL实现加法器3476.10.10用Verilog实现加法器349*6.11组合乘法器3516.11.1组合乘法器结构3516.11.2用ABEL和PLD实现乘法3546.11.3用VHDL实现乘法3546.11.4用Verilog实现乘法358参考资料362训练题363练习题365第7章时序逻辑设计原理3717.1双稳态元件3727.1.1数字分析3737.1.2模拟分析3737.1.3亚稳态特性3737.2锁存器与触发器3747.2.1S-R锁存器3757.2.2S-R锁存器3777.2.3具有使能端的S-R锁存器3777.2.4D锁存器3787.2.5边沿触发式D触发器3797.2.6具有使能端的边沿触发式D触发器3817.2.7扫描触发器382*7.2.8主从式S-R触发器383*7.2.9主从式J-K触发器384*7.2.10边沿触发式J-K触发器3857.2.11T触发器3867.3时钟同步状态机分析3877.3.1状态机结构3877.3.2输出逻辑3887.3.3特征方程3897.3.4使用D触发器的状态机分析3897.4时钟同步状态机设计3967.4.1状态表设计举例3977.4.2状态*小化4007.4.3状态赋值4017.4.4采用D触发器的综合403*7.4.5采用J-K触发器的综合4057.4.6采用D触发器的其他设计例子4067.5用状态图设计状态机409*7.6用转移表综合状态机4147.6.1转移方程4147.6.2激励方程4157.6.3其他方法4157.6.4状态机的实现4167.7另一个状态机设计举例4167.7.1猜谜游戏4167.7.2未用状态4187.7.3输出编码状态赋值4197.7.4“无关”状态编码4207.8状态机的分解421*7.9反馈时序电路4237.9.1基本分析4247.9.2分析具有多个反馈回路的电路4267.9.3竞争4287.9.4状态表与流程表4297.9.5CMOSD触发器分析430*7.10反馈时序电路设计4317.10.1锁存器4317.10.2设计基本模式流程表4337.10.3流程表的*小化4347.10.4无竞争状态赋值法4357.10.5激励方程4377.10.6本质冒险4377.10.7小结4397.11ABEL时序电路设计特性4407.11.1寄存型输出4407.11.2状态图441*7.11.3外部状态记忆445*7.11.4指定Moore型输出445*7.11.5用with语句指定Mealy型输出和流水线输出4467.11.6测试向量4487.12用VHDL设计时序电路4507.12.1时钟电路4507.12.2用VHDL设计状态机4527.12.3VHDL状态机举例4547.12.4VHDL中的状态赋值4567.12.5VHDL中的流水线型输出4577.12.6不用状态表的直接VHDL编程4587.12.7更多VHDL状态机例子4597.12.8用VHDL定义触发器4617.12.9VHDL状态机测试平台4627.12.10反馈时序电路4657.13用Verilog设计时序电路4667.13.1时钟电路4667.13.2用Verilog设计状态机4677.13.3Verilog状态机举例4697.13.4Verilog中的流水线型输出4717.13.5不用状态表的直接Verilog编程4717.13.6更多Verilog状态机例子4727.13.7用Verilog定义触发器4747.13.8Verilog状态机测试平台4767.13.9反馈时序电路478参考资料478训练题479练习题483第8章时序逻辑设计实践4898.1时序电路文档标准4898.1.1一般要求4898.1.2逻辑符号4908.1.3状态机描述4908.1.4定时图和定时规格说明4918.2锁存器和触发器4948.2.1SSI型锁存器和触发器494*8.2.2开关消颤495*8.2.3*简单的开关消颤电路496*8.2.4总线保持电路4978.2.5多位寄存器和锁存器4978.2.6用ABEL和PLD实现寄存器和锁存器5008.2.7用VHDL实现寄存器和锁存器5038.2.8用Verilog实现寄存器和锁存器5068.3时序型PLD5078.3.1时序型GAL器件5078.3.2PLD定时规格说明5118.4计数器5138.4.1行波计数器5138.4.2同步计数器5148.4.3MSI型计数器及应用5148.4.4二进制计数器状态的译码5188.4.5用ABEL和PLD实现计数器5198.4.6用VHDL实现计数器5218.4.7用Verilog实现计数器5248.5移位寄存器5268.5.1移位寄存器结构5268.5.2MSI移位寄存器5278.5.3移位寄存器计数器5298.5.4环形计数器529*8.5.5Johnson计数器532*8.5.6线性反馈移位寄存器计数器5338.5.7用ABEL和PLD实现移位寄存器5368.5.8用VHDL实现移位寄存器5428.5.9用Verilog实现移位寄存器545*8.6迭代电路与时序电路5488.7同步设计方法5498.8同步设计中的障碍5528.8.1时钟偏移5528.8.2选通时钟5558.8.3异步输入5568.9同步器故障和亚稳定性5588.9.1同步器故障5588.9.2亚稳定性分辨时间5598.9.3可靠同步器设计5598.9.4亚稳定的定时分析5608.9.5更好的同步器5628.9.6其他同步器设计5638.9.7同步高速数据传输565参考资料572训练题574练习题575第9章存储器.CPLD和FPGA5809.1只读存储器5809.1.1ROM用于“随机”组合逻辑函数581*9.1.2ROM的内部结构583*9.1.3二维译码5859.1.4商用ROM的类型5879.1.5ROM的控制输入和定时5909.1.6ROM的应用5929.2读/写存储器5969.3静态RAM5979.3.1静态RAM的输入和输出5979.3.2静态RAM的内部结构5979.3.3静态RAM的定时599*9.3.4标准静态RAM600*9.3.5同步SRAM6029.4动态RAM6059.4.1动态RAM的结构6059.4.2SDRAM的定时6079.4.3DDRSDRAM6099.5复杂可编程逻辑器件6109.5.1XilinxXC9500CPLD系列6119.5.2功能块体系结构6129.5.3输入/输出块体系结构6149.5.4开关矩阵6159.6现场可编程门阵列6179.6.1XilinxXC4000FPGA系列6179.6.2可配置逻辑块6189.6.3输入/输出块6209.6.4可编程互连621参考资料623训练题624练习题...624

本书结合作者严谨的学术风范与丰富的实践背景,讲述了插件板级和VLSI系统中的数字设计基本原理和实践需求,提供了广泛的逻辑设计实践,给出了大量实际应用,并配有丰富的练习题。全书共分9章,主要内容包括:数字设计介绍,数制和编码,数字电路,组合逻辑设计原理和实践,硬件描述语言(HDL),时序逻辑设计原理和实践,存储器、CPLD和FPGA。.
本书条理清晰、简明易懂,可作为电气工程、计算机工程或计算机科学专业数字逻辑设计课程的教材,同时也可作为数字设计者的参考书。
本书是一部经过多年教学锤炼的经典教科书,是作者严谨的学术风范与丰富的实践背景的**结合,具有独到的“功底”。
本书讲述了插件板级和VLSI系统中的数字设计基本原理和实践需求,提供了*广泛的逻辑设计实践,并给出了大量实际应用。本版涵盖了所有流行的HDL(包括Verilog、ABEL和VHDL),而且HDL的介绍穿插在各章中,但以节或小节的形式单独出现,以便读者根据需要进行选择。另外,本版加进了大量新的练习题。..
本书特点· 逻辑性强,条理清晰。每章开始都简介本章内容,增强了读者阅读的目的性和主动性。· 对抽象的概念和方法展开生动有趣的讨论,使其更加容易理解和掌握。· 实用性很强。涉及的实用技术包括ABEL、VHDL和Verilog语言的使用,通过可编程逻辑器件来实现*终的设计等。· 讲述过程循序渐进,过渡自然。...